칩렛

칩렛 기술은 반도체 칩들을 개별적으로 제작하여 이를 서로 연결, 하나의 큰 칩처럼 작동시키는 방식입니다. 이는 복잡한 기능을 필요로 하는 대형 칩을 더 경제적으로 제작할 수 있게 해줍니다. 초기 연결 기술의 한계를 극복하고, 높은 대역폭과 낮은 지연 시간을 달성함으로써, 성능이 크게 향상되었습니다. 칩렛을 사용하면 제작 비용을 절감하고, 필요한 기능의 칩만을 선택적으로 조합하여 사용할 수 있어, 불량 발생 시 특정 부분만 교체하는 유연성을 제공합니다.

UCIe 2022

오픈 칩렛 표준

AMD EPYC 2019

본격 도입 시작

CoWoS 병목

TSMC 2.5D 패키징

B200·MI300

AI 칩 칩렛 구조

한눈에 보기 (TL;DR)

  1. 칩렛은 큰 SoC를 기능별 작은 다이로 분할해 한 패키지 안에서 결합하는 반도체 설계 방식.
  2. 수율·비용·유연성·레티클 한계를 한꺼번에 해결해 AMD EPYC, 인텔 Meteor Lake, 엔비디아 Blackwell, 애플 M1 Ultra까지 표준 구조가 됐다.
  3. UCIe(2022 출범, 2024 v2.0) 표준으로 서로 다른 회사 칩렛을 섞어 쓰는 오픈 생태계가 열리고 있다.
  4. TSMC CoWoS·삼성 X-Cube·인텔 Foveros 같은 첨단 패키징 수요가 AI 가속기 공급의 병목으로 떠올랐다.

Key Facts — 칩렛 (2024)

항목내용
정의기능별 작은 다이를 한 패키지에서 인터커넥트로 결합
주요 강점수율·비용·유연성·레티클 한계 돌파
표준UCIe (2022 출범, v1.1 2023, v2.0 2024)
주요 인터커넥트AMD Infinity Fabric, 인텔 EMIB·Foveros, TSMC CoWoS
대표 칩AMD EPYC/Ryzen, 인텔 Meteor Lake, NVIDIA B200, 애플 M1 Ultra
국내 관련삼성 X-Cube·I-Cube, SK하이닉스 HBM, 삼성전기 패키지 기판

출처: UCIe 표준 공식 문서, TSMC·삼성·인텔 패키징 자료 2024

핵심 인사이트

칩렛은 단순한 설계 트렌드가 아니라 ‘무어의 법칙 한계 시대의 새 무어의 법칙’이다. 더 이상 단일 다이 미세화로 성능을 두 배 올리는 시대가 끝났고, 칩렛+첨단 패키징의 결합이 그 자리를 메우고 있다 — 그래서 AI 가속기 공급의 진짜 병목이 웨이퍼가 아닌 CoWoS 캐파인 것이다.

칩렛(Chiplet)이란?

칩렛은 큰 SoC(System on Chip)를 한 덩어리로 만드는 대신, 기능별로 작은 다이(die)로 잘게 쪼개 만든 뒤 한 패키지 안에서 고속 인터커넥트로 연결하는 반도체 설계 방식입니다. 즉 하나의 ‘대형 단일칩’을 여러 개의 ‘작은 모듈칩 + 패키징’으로 분해해 결합하는 접근입니다.

왜 칩렛이 필요한가

  • 수율: 다이 면적이 클수록 결함 1개로 칩 전체가 폐기됩니다. 작은 칩렛으로 쪼개면 결함 영향이 작아져 수율이 크게 개선됩니다.
  • 비용: 미세공정(2nm·3nm)은 제조 단가가 매우 비쌉니다. 고성능이 필요한 부분(CPU·GPU 코어)만 최첨단 공정, IO·캐시·관리는 기존 공정에 둬서 비용을 최적화합니다.
  • 유연성: 같은 IO 칩렛에 GPU 코어 수만 늘려 라인업을 빠르게 확장할 수 있습니다.
  • 레티클 한계 돌파: 노광 장비의 단일 다이 면적 한계(약 858mm²)를 칩렛 결합으로 넘어설 수 있습니다.

대표 사례

  • AMD EPYC·Ryzen: 칩렛(CCD: CPU 코어)+IOD(IO 다이) 구조로 2019년부터 본격 도입. 인텔 대비 경쟁력의 핵심.
  • 인텔 Meteor Lake·Arrow Lake: 2023~2024년 데스크톱·노트북 CPU도 칩렛 아키텍처(Compute·GPU·SoC·IO 타일) 전면 도입.
  • 엔비디아 Blackwell B200: 2024년 발표된 데이터센터 GPU로, 두 개의 GPU 다이를 NV-HBI(10TB/s) 인터커넥트로 연결한 사실상의 칩렛 GPU.
  • 애플 M1 Ultra: 두 개의 M1 Max 다이를 UltraFusion(2.5TB/s) 인터포저로 결합한 사실상의 칩렛 SoC.

표준화 — UCIe

지금까지 칩렛은 한 회사 내부 인터커넥트(AMD Infinity Fabric, 인텔 EMIB·Foveros)로 묶여 다른 회사 칩렛과 혼합이 어려웠습니다. 2022년 3월 인텔·TSMC·삼성·AMD·ARM 등이 결성한 UCIe(Universal Chiplet Interconnect Express) 표준이 자리잡으면서 서로 다른 회사 칩렛을 한 패키지에 섞어 쓰는 ‘오픈 칩렛 생태계’가 열리고 있습니다. UCIe 1.1(2023), 2.0(2024) 사양이 발표됐습니다.

최신 동향 (2024-2025)

  • 2.5D·3D 패키징 확산: TSMC CoWoS, 삼성 X-Cube, 인텔 Foveros 등 첨단 패키징 수요가 폭증해 2024년 CoWoS 가용량이 AI 가속기 공급의 병목으로 부상.
  • 국내 OSAT: 삼성전기·LG이노텍이 패키지 기판, 네패스·SK엔카솔이 첨단 OSAT(후공정) 투자 확대.
  • HBM 결합: HBM3E·HBM4 메모리도 GPU 칩렛 옆에 인터포저로 결합하는 형태가 표준이 되며 SK하이닉스·삼성·마이크론이 경쟁.
  • AI 가속기: 엔비디아 B200(2024), AMD MI300X·MI325X, 인텔 가우디 3 — 모두 칩렛 + HBM 결합 구조로 설계.

자주 묻는 질문

그렇지 않습니다. 다이 간 통신에 지연·전력이 추가되고, 첨단 패키징 비용이 듭니다. 모바일·임베디드처럼 면적·전력이 극단적으로 중요한 영역은 여전히 모놀리식이 유리합니다. 다이 면적이 커서 수율이 문제되는 고성능 영역에서 칩렛이 압도적입니다.

지금까지 칩렛은 같은 회사 내부 인터커넥트로만 묶여 폐쇄적이었습니다. UCIe로 서로 다른 회사의 IP·칩렛을 PCI Express처럼 표준 인터페이스로 연결할 수 있게 되면, 마치 USB 주변기기처럼 칩렛 마켓플레이스가 형성될 수 있습니다.

TSMC의 2.5D 첨단 패키징 기술로, 실리콘 인터포저 위에 GPU 칩렛과 HBM 메모리를 함께 배치합니다. 엔비디아 H100/H200/B200, AMD MI300이 모두 CoWoS 기반인데, 2024년 AI 수요 폭증으로 CoWoS 캐파가 부족해 GPU 출하의 실제 병목이 됐습니다.

삼성 파운드리가 X-Cube(3D)·I-Cube(2.5D) 첨단 패키징 라인 증설, SK하이닉스가 HBM3E·HBM4 공급으로 AI 칩렛 생태계에 깊숙이 참여합니다. 삼성전기는 FCBGA 기판, 네패스·SK엔카솔 등 OSAT 후공정도 투자 중입니다.

기술적으로 두 개의 M1 Max 다이를 UltraFusion 인터포저(2.5TB/s)로 결합한 구조라 사실상 칩렛입니다. 다만 애플은 마케팅상 칩렛이라는 용어 대신 통합 칩 패키지로 부릅니다. 동일한 접근이 M2 Ultra까지 이어졌습니다.

최종 업데이트: 2024-12 — UCIe 2.0, CoWoS 병목, NVIDIA B200, 인텔 Arrow Lake 반영.